（原标题：二维材料，还有很长路要走）
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半导体行业盘考东说念主员永远以来一直臆测需要更好的晶体管通说念材料来取代硅，但硅器件的握续改良足以推迟这种变化。
硅持续提供无与伦比的器件性能、可制造性和本钱效益组合。可是，连年来，“硅通说念的闭幕”变得越来越可能。晶体管需要更薄的通说念来保握饱胀的静电禁止，但跟着厚度降至 3 纳米以下，名义散射会导致通说念电阻急剧增多。
二维半导体似乎是最有可能的替代决策。它们莫得平面外的悬空键，从而最大限制地减少了名义散射。独特是过渡金属二硫属化物 (TMD)，它形成的晶体中夹有钨或钼等过渡金属，夹在硫、硒或其他硫属元素层之间。畴前几年，TMD 在实践室中取得了首要阐发，但在材料孕育、集成和制造方面仍靠近首要装束。
天然，硅通说念的发展并非停滞不前。imec 研发副总裁 Gouri Sankar Kar 在秉承《半导体工程》采访时指出，CFET 架构（将 PMOS 和 NMOS 晶体管置于单个垂直结构中）可能将硅的延长时刻延长长达二十年。此外，Kar 指出，替代通说念材料的性能不及以匹敌硅，致使无法稍稍擢升性能。拟议的硅替代品还必须大概与硅的可制造性和本钱相匹配。2D 材料要达成本钱平价还有很长的路要走。
率先，制造高质料的晶体
要罗致替代通说念材料，制造商率先必须大概制造它。
晶圆厂需要在 300 毫米晶圆的统共区域内保握一致的质料。永远以来，最好的 2D 半导体器件在很猛进程上使用从块体材料中剥离的薄片。尽管咫尺最好的 CVD 薄膜的性能不错与薄片失色，但 CEA-Leti 盘考工程师 Lucie Le Van-Jodin 证明说，它们是在 600°C 以上的温度下在蓝对持和石英等基板上孕育的。即使有种子层，在职意基板上达成精粹的质料孕育仍是不行能的。在更和气的温度下孕育的薄膜时常具有更小的晶粒。
从孕育晶圆到主义晶圆的层滚动是一种训诲的工艺。可是，关于 2D 半导体，滚动的层唯有三个原子厚。皱纹、闲暇和其他劣势会镌汰薄膜质料。在本年的 VLSI 研讨会上展示的一项盘及第，S. Ghosh 和 imec 的共事通过仔细优化键合前沿减少了滚动关系的劣势。可是，滚动历程中使用的粘合剂会留住碳残留物，这些残留物很难在不变成损坏的情况下去除。?1
与此同期，英特尔叙述的盘考发现，亚阈值摆幅性能（英特尔建树中约为 88 mV/十倍）主要受碳轻侮影响。2 减少电介质厚度并莫得改善其效果。
莫得必要用 2D 半导体笼罩晶圆的统共区域，只需笼罩晶体管通说念即可。这便是采纳性孕育步伐背后的念念法。中国科学本领大学的 Guixu Zhu 独特共事默示，频繁，2D 半导体的采纳性孕育始于千里积和图案化种子材料，举例金属钨或 Al 2 O 3。?3 2D 材料优先千里积在种子层上，而不是周围的 SiO 2。在具有疏通 CVD 参数的未图案化基板上，该小组在 Al 2 O 3上达成了 96.2% 的 MoS 2笼罩率，而 SiO 2上的笼罩率仅为 10.8% 。然后，他们使用图案化的 Al 2 O 3三角形看成 MoS 2孕育的成核位点。所得材料的移动率高达 62.8 cm 2 /V-sec，尽管平均移动率值仅为 43 cm 2 /V-sec。
不外，英特尔首席盘考工程师 Kevin O'Brien 在本年西雅图材料盘考学会春季会议上的发言中指出，即使是“精粹”的效果也浮现出一定进程的变异性，这让工艺工程师感到猬缩。硅晶体管中晶界的预期数目为零。前沿硅晶体管的预期亚阈值摆幅接近 60 mV/十年，这是表面极限。天然实践室盘考的冠军建树远景光明，但 O'Brien 默示，要是莫得更好、更一致的薄膜质料，二维半导体根柢无法制造。
其次，制作宣战和栅极电介质
刻下的 2D 材料可能还莫得准备好管待黄金时段，但它们足以让咱们更真切地探索器件集成问题。其中最严重的问题之一是需要可靠的低电阻宣战。与通说念长度相同，宣战长度需要与器件栅极间距成比例。据台积电的 Wen-Chia Wu 独特共事称，当宣战长度降至 10nm 以下时，宣战电阻会急剧增多，从欧姆步履养息为类肖特基步履。? 4 在早期的使命中，消亡小组将传输长度（通说念电流下落到其基线的 10% 的距离）细目为限制宣战电阻的关节参数。? 5 反过来，传输长度在很猛进程上取决于宣战/通说念界面处的隧穿距离。Wu 默示，无论罗致何种工艺决策或使用何种材料，高质料的宣战王人取决于相配干净、相配光滑的界面名义。欧姆步履和短的传输长度意味着需要范德华宣战，其中宣战金属和半导体之间存在彰着的阔别。
CEA-Leti 的 Le Van-Jodin 指出，最奏效的宣战金属是铋、锑和铟，它们王人是集成电路制造规模的新材料，何况熔点王人相对较低。在 Ang-Sheng Chou 叙述的使命中，另一个台积电团队发现，当锑宣战 MoS 2晶体管时，通说念和宣战电阻王人取决于栅极电压引起的载流子密度。? 6 器件野心东说念主员更心爱具有固定掺杂和雄厚电阻值的宣战，但这个问题于今尚未处理。
千里积可靠的栅极堆叠（如宣战形成）具有挑战性，因为 2D 材料名义提供的成核点相配少。到咫尺为止，大多数建树演示王人将 2D 材料置于预制底部栅极结构的顶部。英特尔盘考工程师 Wouter Mortelmans 指出，具有对称顶部和底部栅极的全栅极野心更具买卖可行性。他们从这种野心中赢得的最好效果是 86 mV/decade 的亚阈值摆幅，栅极长度为 34 纳米。与宣战形成相同，有用的名义清洁和碳残留物去除至关蹙迫。
买卖上可行的建树也需要图案化。实践室盘考时常最多触及几十个世俗散播在基板上的建树，而不是当代集成电路中看到的数百万个密集摆设的晶体管。Le Van-Jodin 不雅察到，2D 材料频繁不会适应地粘附不才面的基板上，无论它是什么。湿法蚀刻工艺有使其分层的风险。等离子蚀刻有损坏名义的风险，而频繁保护硅 CMOS 工艺中名义的保护性蚀刻“团员物”很难去除。率先千里积保护性氧化层，然后对组合堆栈进行图案化是一种潜在的处理决策。
接下来是运用——也许
薄膜质料、宣战质料、栅极氧化物千里积和图案化的改良仍然不会带来互补逻辑。PMOS 和 NMOS 器件依赖于不同的通说念材料，最常见的 PMOS 是 WSe 2，NMOS 是 MoS 2或 WS 2。天然有可能通过垂直堆叠两个器件来创建肖似 CFET 的结构，但将 PMOS 和 NMOS 器件并列甩掉极其宝贵。
接洽到奏效达成 2D 半导体 CMOS 通说念的装束，硅的近期远景一派光明，这也无可厚非。业界还偶而刻在条件较低的运用中招引 2D 晶体管。举例，imec 的 Kar 不雅察到电源电路占总电路面积的 5% 到 7%，而前沿野心还是设念念将电源分拨移至晶圆后头。使用层滚动来构建 2D 电源开关可能比在后头千里积硅更容易，何况电源电路的尺寸条件也较低。
在他的 MRS 发言中，奥布莱恩援用了沃尔夫冈·泡利的话：“天主创造了体积。名义是妖怪发明的。”在二维材料中，莫得体积。它们提供的妖怪名义看起来很有但愿，但仍有大批使命要作念。
参考
1.S. Ghosh 等东说念主，“通过 300mm MX2 干式滚动达成 EOT 缩放 - 迈向可制造工艺招引和建树集成的步伐”，2024 年 IEEE VLSI 本领和电路研讨会（VLSI 本领和电路），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631364。
2.W. Mortelmans 等东说念主，“使工具有缩放宣战和栅极长度的单层 MoS2 和 WSe2 在 GAA 2D NMOS 和 PMOS 中创下性能记载”，2024 年 IEEE VLSI 本领和电路研讨会（VLSI 本领和电路），好意思国夏威夷檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631395。
3.G. Zhu 等东说念主，“通过平直在硅晶片上进行采纳性区域 CVD 孕育达成基于单晶单层 Mos2 阵列的高性能晶体管”，2024 年 IEEE VLSI 本领与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631381。
4.W. -C. Wu 等东说念主，“论具有单层 MOS2 通说念的晶体管的极点缩放”，2024 年 IEEE VLSI 本领与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631401。
5.W. -C. Wu 等东说念主，“单层 2D 通说念晶体管中具有低宣战电阻的缩放宣战长度”，2023 年 IEEE VLSI 本领与电路研讨会（VLSI Technology and Circuits），日本京王人，2023 年，第 1-2 页，doi10.23919/VLSITechnologyandCir57934.2023.10185408。
6.A. -S. Chou 等东说念主，“面向具有过渡金属二硫属化物通说念的缩放 CMOS 的集成模块的气象和性能”，2023 年海外电子器件会议 (IEDM)，好意思国加利福尼亚州旧金山，2023 年，第 1-4 页，doi：10.1109/IEDM45741.2023.10413779。
https://semiengineering.com/2d-semiconductors-make-progress-but-so-does-silicon/
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